EUV im Fokus

Dieser Beitrag wurde mithilfe von KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.Diese Woche gab es nur wenige neue Scanner-Liefermeldungen, aber starke Signale bei Roadmaps und Wirtschaftlichkeit. Das zentrale Thema ist Koexistenz: DUV, Low-NA-EUV, High-NA-EUV und Advanced Packaging werden eher zu komplementären Werkzeugen als zu klar aufeinanderfolgenden Ersatztechnologien. Die Folge betrachtet TSMCs A16-Zeitplan, Samsungs Rekordergebnisse im Chipgeschäft, den KI-Investitionsdruck der Big-Tech-Unternehmen und warum ASMLs Low-NA-Arbeitspferd weiterhin wichtig bleibt.Wichtige Erkenntnisse:- TSMCs A16 wird als 2026 produktionsbereit beschrieben, die Volumenproduktion ist aber nun auf 2027 ausgerichtet, weil der Zeitplan von Kundenrampen abhängt.- TSMCs A12- und A13-Roadmap bis 2029 kommt weiterhin ohne High-NA-EUV aus und stützt eine Strategie, die Fähigkeiten heutiger Low-NA-EUV-Systeme weiter auszureizen.- TrendForce interpretiert TSMCs High-NA-Aufschub eher als Stärke der Low-NA-Plattform und nicht als kurzfristigen Einbruch der EUV-Nachfrage.- ASMLs kurzfristige EUV-Ökonomie hängt weiter stark an Low-NA-Ausstoß und Upgrades, darunter mindestens 60 Low-NA-EUV-Systeme 2026 und ein Pfad zu etwa 80 Systemen 2027.- Samsung meldete im ersten Quartal 133,9 Billionen KRW Umsatz und 57,2 Billionen KRW operativen Gewinn; die Device-Solutions-Sparte steuerte 53,7 Billionen KRW operativen Gewinn bei.- Samsung erklärte, mit Massenproduktverkäufen von HBM4 und SOCAMM2 für NVIDIAs Vera-Rubin-Plattform begonnen zu haben, und plant erste HBM4E-Muster im zweiten Quartal 2026.- Reuters Breakingviews berichtete, dass Alphabet, Amazon, Meta und Microsoft in diesem Jahr bis zu 725 Milliarden US-Dollar investieren könnten, während Alphabet angab, dass Cloud-Umsatz durch Prozessorengpässe begrenzt war.- TSMCs SoIC-Roadmap zeigt einen Weg von 6 Mikrometern Hybrid-Bonding-Pitch im Jahr 2025 zu 4,5 Mikrometern im Jahr 2029 und macht Packaging zu einem zentralen Teil der Skalierungsantwort.- In dieser Woche gab es keine große neue offizielle ASML-Scanner-Liefermeldung; die Folge fokussiert deshalb Roadmap-Timing, Kundenadoption und Kosten-pro-gutem-Die-Logik.Glossar:EUV — Extreme-Ultraviolett-Lithografie, die 13,5-Nanometer-Belichtungstechnologie für kritischste Schichten fortschrittlicher Chips.Low-NA-EUV — Heutige EUV-Generation mit einem optischen System von 0,33 numerischer Apertur.High-NA-EUV — Nächste EUV-Generation mit 0,55 numerischer Apertur für feinere Musterung ausgewählter kritischer Schichten.DUV — Deep-Ultraviolett-Lithografie, die auch in fortschrittlichen Chips weiterhin für viele Schichten genutzt wird.A16 — TSMCs daten­zentren­orientierte Node-Familie mit Super-Power-Rail-Backside-Stromversorgung.Backside Power Delivery — Ansatz, bei dem Stromleitungen auf die Rückseite des Wafers verlagert werden, um Routing und Stromintegrität zu verbessern.HBM4 — Vierte Generation von High Bandwidth Memory für KI-Beschleuniger und Hochleistungsrechner.SoIC — TSMCs System-on-Integrated-Chips-Technologie für 3D-Stacking mit Hybrid-Bonding für vertikale Die-zu-Die-Verbindungen.CoWoS — TSMCs Chip-on-Wafer-on-Substrate-Plattform für große KI- und HPC-Packages.Kosten pro gutem Die — Herstellungskosten jedes funktionsfähigen Dies nach Einbeziehung von Ausbeute, Zykluszeit, Werkzeugkosten und Prozesskomplexität.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.Episoden-TeaserDiese Episode erklärt, warum EUV-Retikel viel mehr sind als Schablonen für Chipstrukturen. Wir erläutern, wie reflektive Mehrlagenmasken funktionieren, warum vergrabene Defekte und dreidimensionale Maskeneffekte wichtig sind, wie Pellicles und aktinische Inspektion die Ausbeute schützen und warum Retikel für die Wirtschaftlichkeit fortschrittlicher Halbleiterfertigung zentral sind. Außerdem betrachten wir, was High-NA-EUV für zukünftiges Retikeldesign, Testverfahren und Infrastruktur verändert.Wichtige Erkenntnisse- EUV-Retikel sind reflektive optische Mehrlagenkomponenten, keine transparenten Masken.- Der grundlegende EUV-Maskenaufbau umfasst ein Substrat mit geringer thermischer Ausdehnung, einen Molybdän/Silizium-Mehrlagenspiegel, eine Schutzschicht und einen strukturierten Absorber.- Vergrabene Mehrlagendefekte können druckbar sein, weil sie die reflektierte EUV-Wellenfront stören können.- Dreidimensionale Maskeneffekte entstehen, weil EUV-Licht die Absorber-Topografie unter einem schrägen Winkel sieht.- Pellicles reduzieren das Partikelrisiko, bringen aber Zielkonflikte bei EUV-Transmission, Erwärmung, Lebensdauer, Inspektion und Kosten mit sich.- Aktinische Inspektion nutzt EUV-Licht, um zu beurteilen, ob ein Maskendefekt voraussichtlich auf den Wafer gedruckt wird.- Die Retikelökonomie umfasst nicht nur die Maske selbst, sondern auch Blanks, Schreiben, Inspektion, Reparatur, Reinigung, Pellicles, Lagerung und das Risiko einer Maskenneuanfertigung.- High-NA-EUV macht die Retikelstrategie komplexer, unter anderem durch anamorphe Abbildung, Halbfeldbelichtung, mögliches Stitching und mögliche größere Maskenformate der Zukunft.Glossar- EUV-Lithografie: Extreme-Ultraviolett-Lithografie, ein Verfahren zur Chipstrukturierung mit Licht nahe dreizehn Komma fünf Nanometern.- Retikel: Die Mastermaske, die das Schaltungsmuster für eine Lithografieschicht trägt.- Maskenblank: Das noch unstrukturierte Retikelsubstrat mit optischem Schichtstapel vor dem Schreiben des Schaltungsmusters.- Mehrlagenspiegel: Alternierende Nanometerschichten, die EUV-Licht durch konstruktive Interferenz reflektieren.- Absorber: Die strukturierte Schicht, die in dunklen Maskenbereichen die EUV-Reflexion verringert.- Dreidimensionale Maskeneffekte: Abbildungsfehler, die durch reale Höhe, Form und Materialeigenschaften von Maskenstrukturen verursacht werden.- Pellicle: Eine dünne Schutzmembran, die Partikel von der Retikeloberfläche fernhält.- Aktinische Inspektion: Inspektion mit derselben Wellenlänge wie bei der Lithografiebelichtung.- Aerial-Image-Review: Maskenqualifikation, die prüft, wie ein Defekt oder eine Reparatur unter scannerähnlichen Abbildungsbedingungen erscheint.- High-NA-EUV: EUV-Lithografie der nächsten Generation mit höherer numerischer Apertur für bessere Auflösung.

Dieser Beitrag wurde mithilfe von KI erstellt. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.Diese Folge betrachtet die beginnende Aufspaltung in der fortgeschrittenen Lithografie: TSMC verlängert die Nutzungsdauer der heutigen EUV-Plattform, während ASML die Low-NA-Ausbringung erhöht und Intel versucht, 14A in einen echten externen Foundry-Erfolg zu verwandeln. Im Fokus steht nicht die Frage, ob High-NA-EUV wichtig ist, sondern wann seine Kosten und Integrationsrisiken gerechtfertigt sind. Das Rekordquartal von SK hynix zeigt, warum Speicherkapazität weiterhin auf dasselbe EUV-Ökosystem drückt.Key takeaways- TSMC kündigte A13 für 2029 als direkten Shrink von A14 an, mit 6% Flächenersparnis und vollständiger Kompatibilität der A14-Designregeln.- TSMC stellte N2U für 2028 vor, mit angestrebten Geschwindigkeitsgewinnen von 3-4% oder 8-10% Leistungsreduzierung und 1,02-1,03-facher Logikdichte gegenüber N2P.- TSMCs Ziel für 14-Reticle-CoWoS im Jahr 2028 würde etwa 10 Compute-Dies und 20 HBM-Stacks kombinieren und damit mehr Skalierungswert ins Packaging verlagern.- Teslas Terafab-Plan nennt nun Intel 14A und macht Tesla zum ersten großen namentlich genannten externen Kunden für diese Technologie.- Intel sagte, Reifegrad, Yield und Performance von 14A lägen gegenüber 18A zum vergleichbaren Zeitpunkt vorn; frühe Designzusagen werden weiterhin von H2 2026 bis H1 2027 erwartet.- SK hynix meldete im Q1 2026 einen Umsatz von 52,5763 Bio. KRW, einen operativen Gewinn von 37,6103 Bio. KRW und eine operative Marge von 72%.- ASML sagt, das Unternehmen arbeite für 2026 auf mindestens 60 Low-NA-EUV-Systeme und für 2027 auf mindestens 80 Systeme Low-NA-Kapazität hin.- Nach den bereits behandelten Rapidus-Finanzierungs- und Standortmeldungen vom 11. April wurde keine neue wesentliche Rapidus-Aktualisierung gefunden.GlossaryExtrem-Ultraviolett (EUV) — Lithografie mit 13,5 nm Wellenlänge für kritische Schichten in der fortgeschrittenen Halbleiterfertigung.High Numerical Aperture (High-NA) EUV — Nächste EUV-Generation mit höherer numerischer Apertur, die die Auflösung verbessert, aber Kosten und Integrationsaufwand erhöht.Low-NA EUV — Die heutige Produktionsplattform für EUV, die breit in fortgeschrittener Logik- und DRAM-Fertigung genutzt wird.Chip on Wafer on Substrate (CoWoS) — TSMC-Packaging-Technologie, die große Compute-Dies und Speicherstacks auf einem Interposer/Substrat integriert.High Bandwidth Memory (HBM) — Gestapelter DRAM nahe an Beschleunigern, um sehr hohe Datenbandbreite bereitzustellen.Process Design Kit (PDK) — Vom Foundry-Anbieter bereitgestellte Designregeln, Gerätemodelle und Verifikationsdaten für einen bestimmten Prozess.Design-Technology Co-Optimization (DTCO) — Gemeinsame Optimierung von Chipdesign-Entscheidungen und Fertigungsprozess-Grenzen.Reticle — Das Belichtungsfeld der Fotomaske in der Lithografie; Reticle-Grenzen beeinflussen die maximale Größe belichteter Dies oder gestitchter Packages.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.In dieser Woche geht es um eine subtile, aber wichtige Verschiebung bei EUV. ASML und TSMC haben nicht nur starke Quartale gemeldet, sondern gezeigt, dass der nächste Engpass nicht der grundsätzliche Zugang zu fortschrittlicher Lithografie ist, sondern der tatsächlich nutzbare Output. Wir schauen auf die neuen Produktivitätsdaten, die engeren Kapazitätspläne und darauf, warum die Branche jetzt versucht, aus der bestehenden installierten Basis mehr Wafer herauszuholen.Kernaussagen:- ASML meldete für das erste Quartal 2026 einen Nettoumsatz von 8,8 Milliarden Euro, eine Bruttomarge von 53,0 % und einen Nettogewinn von 2,8 Milliarden Euro.- ASML erhöhte die Umsatzprognose für das Gesamtjahr 2026 auf 36 bis 40 Milliarden Euro und ließ die Bruttomargenprognose bei 51 bis 53 %.- ASML veröffentlichte das NXE:3800E-Produktivitätspaket, das den Durchsatz von 220 auf 230 Wafer pro Stunde bei ähnlicher Overlay-Leistung erhöht.- ASML sagte, dass High-NA bereits mehr als 500.000 Wafer verarbeitet hat und eine Verfügbarkeit von mehr als 80 % erreicht hat.- TSMC meldete für 1Q26 einen Umsatz von 35,9 Milliarden US-Dollar, eine Bruttomarge von 66,2 % und eine operative Marge von 58,1 %.- TSMC sagte, dass 7 nm und darunter in 1Q26 für 74 % des Waferumsatzes standen, während High Performance Computing 61 % des Umsatzes nach Plattform ausmachte.- TSMC hob den Ausblick für 2026 auf ein Wachstum von mehr als 30 % in US-Dollar an und sagte, dass die Investitionsausgaben am oberen Ende der Spanne von 52 bis 56 Milliarden US-Dollar liegen dürften.- TSMC sagte, dass N2 in Hsinchu und Kaohsiung hochfährt, während neue N3-Kapazitäten bis 2028 in Tainan, Arizona und Japan geplant sind.- Keine neuen offiziellen EUV-Mitteilungen von Samsung oder Intel veränderten das Kernbild dieser Woche wesentlich, daher konzentriert sich die Episode auf ASML und TSMC.Glossar:Extreme Ultraviolet (EUV) — Lithografie mit 13,5-Nanometer-Licht für die Musterung fortschrittlicher Chips.High Numerical Aperture (High-NA) — die nächste EUV-Optikgeneration mit höherer Auflösung und engeren Strukturierungsgrenzen.Wafer pro Stunde (WPH) — eine Durchsatzkennzahl für Scanner, die zeigt, wie viele Wafer ein System pro Stunde belichten kann.Overlay — die Genauigkeit, mit der eine strukturierte Ebene zu vorherigen Ebenen auf dem Wafer ausgerichtet wird.Installed Base Management — Umsatz aus Service, Upgrades, Feldoptionen und Support für bereits installierte Systeme.N2 — TSMCs 2-Nanometer-Klasse-Prozessfamilie einschließlich Varianten wie N2P und A16.High Performance Computing (HPC) — Prozessoren und Beschleuniger für Rechenzentren, künstliche Intelligenz und andere rechenintensive Anwendungen.Dynamic Random-Access Memory (DRAM) — flüchtige Speichertechnologie für Server, PCs, mobile Geräte und High-Bandwidth-Memory-Stacks.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.In dieser Woche geht es darum, wie die Nachfrage nach Künstlicher Intelligenz auf die Halbleiterfertigung selbst zurückwirkt. Intels Einstieg bei Terafab, die neuen Zahlen von TSMC und Samsung, schärfere politische Eingriffe bei Ausrüstung für China und Japans neue Unterstützung für Rapidus zeigen alle in dieselbe Richtung: EUV ist inzwischen Teil eines größeren Wettstreits um das gesamte Fertigungssystem. Das Fokusthema erklärt, warum Fabriken KI nicht nur einsetzen, um Chips zu verkaufen, sondern auch, um Erträge zu stabilisieren, Lernzyklen zu verkürzen und knappe Lithografiekapazität produktiver zu machen.Kernaussagen- Intel ist dem Terafab-Projekt von Elon Musk zusammen mit Tesla und SpaceX offiziell beigetreten und hat damit eine zuvor spekulative Foundry-Verbindung zu einer angekündigten Partnerschaft gemacht.- Der vorgeschlagene US-amerikanische MATCH Act würde den Druck von bereits verbotenen EUV-Exporten auf Verkäufe und Wartung von DUV-Anlagen ausweiten und damit Servicekapazität selbst zu einem politischen Hebel machen.- TSMC meldete für März 2026 einen Umsatz von NT$415,19 Milliarden und für das erste Quartal einen Umsatz von NT$1,134 Billionen, ein Plus von 35,1 % gegenüber dem Vorjahr.- Samsung stellte für das erste Quartal 2026 einen Umsatz von rund 133 Billionen Won und einen operativen Gewinn von rund 57,2 Billionen Won in Aussicht.- Samsung sagt, dass Wafer-Pattern-Daten in die Entwicklung zurückgespielt werden, agentische KI für Diagnostik genutzt wird und ein Digital Twin der Pyeongtaek-Fab auf NVIDIA Omniverse läuft.- Gartner prognostiziert für 2026 einen Halbleiterumsatz von 1,3202 Billionen US-Dollar, davon 633,3 Milliarden US-Dollar im Speicherbereich, während spürbare Preisentlastung erst Ende 2027 erwartet wird.- Japan genehmigte weitere 631,5 Milliarden Yen für Rapidus; zugleich meldete Rapidus die NEDO-Freigabe seines FY2026-Plans und die Eröffnung neuer Analyse- und Chiplet-Einrichtungen.- Ein relevanter Punkt bleibt unklar: Samsungs berichtete 1-nm-Forksheet-Roadmap ist weiterhin inoffiziell und sollte eher als Richtungssignal denn als bestätigt gelten.GlossarEUV — Extreme-Ultraviolet-Lithografie für die fortschrittlichsten Strukturierungsschichten in der Halbleiterfertigung.DUV — Deep-Ultraviolet-Lithografie, eine ältere, aber strategisch weiterhin wichtige Klasse von Strukturierungsanlagen.High-NA — High Numerical Aperture EUV, die nächste EUV-Plattform für höhere Auflösung und weniger Multi-Patterning-Schritte auf kritischen Ebenen.HBM — High Bandwidth Memory, eine gestapelte Speicherarchitektur, die stark in KI-Beschleunigern eingesetzt wird.HBM4E — Eine erwartete weiterentwickelte Generation von HBM4 mit noch strengeren Qualitäts- und Yield-Anforderungen in der fortschrittlichen Speicherfertigung.Digital twin — Ein softwarebasierter virtueller Zwilling einer Fab oder eines Prozesses für Monitoring, Simulation und Risikoreduzierung.MES — Manufacturing Execution System, also Software zur Verfolgung und Koordination der Produktion auf dem Fab-Floor.PDK — Process Design Kit, also das Regelwerk und die Modelle, die Chipentwickler für einen bestimmten Fertigungsprozess benötigen.Chiplet — Ein kleinerer Die, der in einem Advanced Package mit anderen Dies kombiniert wird, statt als ein großer monolithischer Chip gebaut zu werden.TAT — Turnaround Time, also die Zeit, die ein Design- oder Waferlauf durch Entwicklung oder Produktion benötigt.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfe die Informationen, wenn du sie als Grundlage für Entscheidungen nutzen möchtest.Episoden-TeaserDas Mooresche Gesetz wird oft so beschrieben, als sei es einfach das Versprechen, dass Chips immer schneller werden. Diese Episode zeigt, dass die ursprüngliche Idee eigentlich eine ökonomische Beobachtung darüber war, wie sich dichtere und nützlichere Schaltungen im Lauf der Zeit günstiger herstellen ließen. Wir verfolgen diese Geschichte von der integrierten Schaltung und dem Intel 4004 über den Pentium und Apples M1 bis hin zu EUV-Lithografie und der heutigen Ära der KI-Beschleuniger.Wichtigste Erkenntnisse- Das Mooresche Gesetz begann als ökonomische Beobachtung zur Fertigung, nicht als Naturgesetz.- Sein Erfolg beruhte auf höherer Dichte, besseren Ausbeuten, größeren Wafern und intelligenterem Schaltungsdesign.- Berühmte Chips wie der Intel 4004, der 8086 und der Pentium markieren verschiedene kommerzielle Phasen dieser Entwicklung.- Das Ende der einfachen Spannungsskalierung beendete den alten Automatismus, dass mehr Transistoren sofort mehr Taktfrequenz bedeuten.- Moderner Fortschritt entsteht zunehmend durch Systemintegration, Packaging und spezialisierte Beschleuniger für bestimmte Workloads.- EUV-Lithografie hat die Skalierung an fortgeschrittenen Knoten verlängert, aber Kosten- und Yield-Kompromisse nicht beseitigt.- KI ist heute zugleich Nachfragetreiber und Zielanwendung für die Halbleiter-Roadmap.- Die Zukunft des Mooreschen Gesetzes ist breiter und unordentlicher: weniger eine saubere Dichtekurve, mehr nützliche Rechenleistung pro Dollar und pro Watt.Glossar- Mooresches Gesetz — Der langfristige Trend, dass ökonomisch nutzbare Chip-Komplexität über die Zeit ungefähr exponentiell zunimmt.- Integrierte Schaltung — Ein Bauelement, das viele elektronische Komponenten auf einem einzigen Stück Halbleitermaterial zusammenfasst.- Yield — Der Anteil der produzierten Chips, die korrekt funktionieren und verkauft werden können.- x86 — Eine Prozessorfamilie, die bei Personal Computern und vielen Servern dominant wurde.- System on a chip — Ein Chip, der mehrere zentrale Funktionen in einem integrierten Design zusammenführt.- EUV-Lithografie — Ein Verfahren zur Chipstrukturierung mit extrem kurzwelligen Lichtquellen für sehr kleine Strukturen.- Chiplet — Ein kleinerer Die, der mit anderen Dies in einem Gehäuse kombiniert wird.- Domain-spezifischer Beschleuniger — Ein Prozessorblock, der für einen bestimmten Workload optimiert ist, zum Beispiel für KI-Matrixoperationen.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.In dieser Woche argumentiert die Folge, dass EUV weniger eine reine Lithografiegeschichte und mehr eine Infrastrukturgeschichte wird. Die nützlichsten Signale kommen von der kommerziellen Produktisierung bei Intel, der langfristigen Strombeschaffung von ASML, größeren geografischen Ambitionen rund um TSMC und politischen Vorstößen, die die nutzbare Lebensdauer installierter Anlagen beeinflussen könnten. Es war eine relativ ruhige Woche für neue Scanner-Meldungen, deshalb liegt der Schwerpunkt auf Ökonomie, Verträgen und industrieller Positionierung.Kernaussagen- Intel sagte, dass Core Ultra Series 3 mit vPro die erste kommerzielle PC-Plattform auf Basis von Intel 18A ist und mehr als 125 Business-Designs abdeckt.- RWE hat den Vertrag über erneuerbaren Strom mit ASML auf 130 Megawatt erweitert und bis 2038 verlängert.- Der berichtete Plan von TSMC, in Arizona 12 Fabs, vier Packaging-Anlagen und ein F&E-Zentrum zu bauen, ist weiterhin unbestätigt und sollte als Gerücht, nicht als Unternehmensprognose, behandelt werden.- Reuters berichtete, dass ein vorgeschlagenes US-Gesetz nicht nur bestimmte Verkäufe von Chipfertigungsanlagen nach China beschränken, sondern auch den Service für genannte chinesische Chiphersteller stoppen würde.- Die offengelegte Bestellung von SK hynix über rund 11,95 Billionen Won an ASML-Anlagen bleibt eines der klarsten Zeichen dafür, dass Speicherhersteller künftige Lithografiekapazität früh reservieren.- Broadcom sagte, dass die TSMC-Kapazität 2026 ein Engpass ist und dass Kunden zunehmend mehrjährige Lieferverträge abschließen.- Broadcoms neuer Langfristvertrag zur Entwicklung von Googles kundenspezifischen KI-Chips bis 2031 zeigt, dass die Endmarktnachfrage vertraglicher und längerfristiger wird.- ASML sagte in seinem Geschäftsbericht 2025, dass der EUV-Umsatz 2026 aufgrund der Nachfrage nach Advanced Logic und DRAM deutlich steigen sollte.- Dies war eine ruhigere Woche für ganz neue EUV-Anlagenmeldungen, deshalb bleibt bei genauen Fab- und Tool-Zeitplänen kurzfristig etwas Unsicherheit.GlossarExtreme Ultraviolet (EUV) — Lithografie mit 13,5-Nanometer-Licht für die fortschrittlichste Chipstrukturierung.Deep Ultraviolet (DUV) — Ältere Lithografietechnologie, die weiterhin einen großen Teil der kommerziellen Chipproduktion abdeckt.High Bandwidth Memory (HBM) — Gestapelter Speicher, der stark in KI-Beschleunigern und Servern eingesetzt wird.Power Purchase Agreement (PPA) — Ein langfristiger Vertrag zum Strombezug zu festgelegten Bedingungen.Advanced Packaging — Verfahren, die mehrere Chiplets oder Dies zu einem Hochleistungspaket verbinden.Installed Base — Bereits beim Kunden installierte Anlagen, die Output und Serviceumsatz erzeugen.18A — Intels führende Prozessgeneration, die nun von Produktankündigungen in kommerzielle Produkte übergeht.Dynamic Random-Access Memory (DRAM) — Arbeitsspeicher für Server, Personal Computer und viele andere Systeme.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen nutzen wollen.Die Episode dieser Woche ist ein Light-Week-Update und konzentriert sich darauf, was die neuesten Fabrik- und Finanzierungssignale über die Extreme-Ultraviolet-Lithografie aussagen. Die wichtigste Entwicklung ist kein spektakulärer neuer Scanner-Meilenstein, sondern die Ausbreitung von EUV auf mehr Standorte, mehr Produktklassen und mehr vorab gebundenes Kapital. Die Japan-Genehmigung für TSMC, Intels kommerzieller 18A-Start und der Finanzierungsschritt von SK hynix zeigen in dieselbe Richtung: EUV wird immer mehr zu einem Problem der operativen Replizierbarkeit.Wichtige Erkenntnisse- Taiwan hat TSMCs Plan genehmigt, 3-nm-Fertigung in die zweite Kumamoto-Fab zu bringen; die Installation der Anlagen und die Massenproduktion sind für 2028 vorgesehen.- Lokale Berichte verknüpfen den genehmigten 3-nm-Plan in Kumamoto mit einer Kapazität von rund 15.000 12-Zoll-Wafern pro Monat.- Intel sagte, Core Ultra Series 3 mit vPro sei die erste kommerzielle PC-Plattform auf Basis von Intel 18A und solle mehr als 125 Designs unterstützen.- SK hynix hat vertraulich Unterlagen für ein U.S.-Listing eingereicht, das laut Quelle etwa 9,6 bis 14,4 Milliarden US-Dollar einbringen könnte, und ergänzt damit den Finanzierungsteil seines jüngsten EUV-Kapazitätsausbaus.- ASML erklärte im Geschäftsbericht 2025, dass der EUV-Umsatz 2026 aufgrund der Nachfrage aus Advanced Logic und DRAM deutlich steigen dürfte.- Dies war eine ruhige Woche für neue EUV-Datenpunkte: In den vergangenen sieben Tagen gab es von ASML, Samsung, Micron oder Rapidus keine größeren neuen offiziellen Angaben zu High-NA-Erträgen, Uptime oder Auslieferungen.GlossarExtreme Ultraviolet (EUV) lithography — Eine Strukturierungstechnologie für Chips, die 13,5-Nanometer-Licht für fortgeschrittene Halbleiterschichten verwendet.High Numerical Aperture (High-NA) EUV — Die nächste EUV-Plattformgeneration, die mit einer größeren numerischen Apertur eine höhere Auflösung erreicht.3nm — Eine führende Logik-Prozessklasse, die EUV auf kritischen Schichten nutzt, auch wenn die Bezeichnung keiner wörtlichen Strukturgröße entspricht.Intel 18A — Intels Fertigungsknoten im Angström-Zeitalter mit RibbonFET-Transistoren und Rückseiten-Stromversorgung.Dynamic Random-Access Memory (DRAM) — Flüchtiger Standardspeicher für Server, PCs und Mobilgeräte sowie die Basistechnologie für HBM-Stacks.High Bandwidth Memory (HBM) — Gestapelter Speicher, der sehr hohe Datenraten für Künstliche-Intelligenz- und Hochleistungsbeschleuniger liefert.12-inch wafer — Das 300-Millimeter-Siliziumwafer-Format für moderne High-Volume-Fertigung fortgeschrittener Chips.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfe die Informationen, wenn du sie als Grundlage für Entscheidungen nutzen möchtest.In dieser Woche geht es darum, wie sich die Nachfrage nach EUV nicht mehr nur in Roadmaps, sondern in klaren Kapitalentscheidungen zeigt. Die wichtigsten Punkte sind der Scanner-Auftrag von SK hynix im Wert von fast 8 Milliarden US-Dollar, die Installation des High-NA-EUV-Systems bei imec in Leuven und die Art, wie Partnerschaften rund um KI-Speicher und Foundry-Kapazitäten die Lithografie-Nachfrage neu formen. Der größere Punkt ist: Die knappe Ressource ist nicht mehr nur die Maschine. Knapp ist der frühe Zugang zur gesamten Lernkurve rund um diese Maschine.Kernaussagen- SK hynix hat einen Kauf von EUV-Scannern bei ASML Korea im Wert von 11,95 Billionen Won offengelegt; die Abwicklung soll bis zum 31. Dezember 2027 erfolgen.- imec hat in Leuven ein ASML EXE:5200 High-NA-EUV-System erhalten und rechnet mit der vollständigen Qualifizierung bis Q4 2026.- Das imec-System soll die NanoIC-Pilotlinie unterstützen und verschafft Partnern im Ökosystem gemeinsamen Zugang zu frühem High-NA-Prozesslernen.- Samsung und AMD erklärten, dass sie sich bei der primären HBM4-Versorgung für AMDs Instinct MI455X abstimmen und zudem eine künftige Foundry-Partnerschaft prüfen wollen.- Micron hat seine Investitionspläne für das Geschäftsjahr 2026 um 5 Milliarden US-Dollar auf mehr als 25 Milliarden US-Dollar erhöht; für 2027 werden weitere Steigerungen erwartet.- Micron hat mit der Nachrüstung des Tongluo-P5-Standorts in Taiwan begonnen, plant dort bis Ende des Geschäftsjahres 2026 einen zweiten Reinraum und erwartet nennenswerte Auslieferungen aus dem bestehenden Werk im Geschäftsjahr 2028.- Broadcom sagte, dass TSMC-Kapazität bis 2027 zum Engpass wird; das stützt die These früherer Kapazitätsreservierungen entlang der KI-Lieferkette.- Europas Hebel bei EUV bleibt systemisch: Scanner-Integration, Optik, Quellentechnologie und gemeinsame Prozessentwicklung in Pilotlinien.GlossarExtreme Ultraviolet (EUV) lithography — Lithografietechnologie für Chips, die Licht mit 13,5 Nanometern Wellenlänge nutzt, um sehr kleine Strukturen zu belichten.High Numerical Aperture (High-NA) EUV — Die nächste EUV-Generation mit höherer numerischer Apertur für feinere Strukturen und weniger Mehrfachbelichtungsschritte.EXE:5200 — ASMLs High-NA-EUV-Plattform, die derzeit an ausgewählten Early-Access-Standorten installiert wird.High Bandwidth Memory 4 (HBM4) — Eine gestapelte Speichertechnologie für KI-Beschleuniger, die sehr hohe Bandbreite und Energieeffizienz benötigt.Pilot line — Eine gemeinsame Entwicklungsumgebung, in der Prozesse, Materialien und Integration vor der Hochvolumenfertigung validiert werden.Cost per wafer — Die effektiven Fertigungskosten pro Wafer, beeinflusst durch Durchsatz, Verfügbarkeit, Ausbeute und Prozesskomplexität.Overlay — Die Genauigkeit, mit der eine Lithografieschicht zu bereits vorhandenen Schichten auf dem Wafer ausgerichtet wird.Laser-produced plasma (LPP) source — Das EUV-Lichtquellenprinzip, bei dem Laser auf Zinntropfen treffen, um Strahlung mit 13,5 Nanometern zu erzeugen.

Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.Bei der EUV-Lithografie geht es nicht nur um den Kauf einer Maschine. Es handelt sich um ein Koordinationsproblem im Maßstab eines ganzen Ökosystems, das mit erheblichen finanziellen Auswirkungen verbunden ist. In dieser Folge wird das Konzept der „koordinierten Herstellbarkeit“ im Zusammenhang mit EUV erläutert: Wie Chip-Hersteller Design, Masken, Materialien, Messtechnik, Anlagen, Software und Dienstleistungen so aufeinander abstimmen, dass aus einem 250-Millionen-Dollar-Engpass tatsächlich auslieferungsfähige Chips entstehen.WICHTIGSTE ERKENNTNISSE- Die EUV-Ökonomie wird von Fixkosten dominiert. Die Amortisation ergibt sich aus nachhaltiger Auslastung, Ausbeute und schnellen Lernzyklen.- Ein moderner EUV-Scanner kostet mehrere hundert Millionen Dollar, und High-NA-Geräte liegen bei etwa 400 Millionen Dollar pro Stück.- Die „EUV-Kosten“ umfassen weit mehr als nur Scanner: Masken, Inspektion, Materialien, Fabrikversorgungsanlagen und Dateninfrastruktur können zu Produktionsengpässen führen.- Durchsatz und Betriebszeit sind die größten wirtschaftlichen Einflussfaktoren in Betriebskostenmodellen.- Service, Ersatzteile und Upgrades vor Ort sind Teil der EUV-Plattformstrategie und kein nachträglicher Einfall.- Schnellere Zykluszeiten beschleunigen den Lernprozess. Die Lerngeschwindigkeit ist eine wirtschaftliche Variable, nicht nur eine technische.- Gemeinsame Pilotlinien und Konsortien reduzieren doppelte Anfänglerfahrungen und beschleunigen die Produktionssteigerung, wenn die Kosten für die Pionierentwicklung explodieren.- Der Energieverbrauch pro Waferdurchlauf wird nun als Leistungskennzahl erfasst, da Versorgungsleistungen und Reinraumkapazitäten zu begrenzenden Faktoren werden können.GLOSSAR- Koordinierte Herstellbarkeit: Die Steuerung von Konstruktion und Fertigung als ein einziges wirtschaftliches System, damit Engpässe kein Kapital binden.- Gesamtbetriebskosten (CoO): Ein Rahmenkonzept, das Kapital- und Betriebskosten pro Einheit des Nutzoutputs zusammenfasst und dabei Durchsatz und Betriebszeit berücksichtigt.- Technologiekosten: Branchenbezeichnung für die Gesamtkosten zur Herstellung einer bestimmten Chipgeneration bei angestrebter Leistung und Ausbeute.- Installed-Base-Management: Service-, Ersatzteil-, Upgrade- und Supportumsätze, die an den installierten Bestand an Lithografiegeräten gebunden sind.- Feld-Upgrade: Ein Hardware-/Software-Upgrade nach der Installation, das die Produktivität oder Leistungsfähigkeit eines bestehenden Geräts erhöht.- Masken-Set: Die vollständige Sammlung von Fotomasken, die zur Strukturierung der Schichten eines Chips erforderlich sind; ein erheblicher NRE-Kostenfaktor (Non-Recurring Engineering).- Pilotlinie: Eine gemeinsam genutzte oder dedizierte Anlage zur Prototypenentwicklung und Risikominimierung von Prozessschritten vor der Massenproduktion.- Betriebszeit / Verfügbarkeit: Der Anteil der Zeit, in der ein Gerät für den produktiven Betrieb bereit ist; ein wesentlicher Faktor für die effektive Kapazität.

Dieser Beitrag wurde mit KI erstellt. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen nutzen möchten.High-NA EUV ist in dieser Woche ein Stück näher an der Fabrikrealität gerückt, aber die größere Geschichte ist, dass die KI-Nachfrage inzwischen den gesamten Fertigungs-Stack darum herum verändert. ASML lieferte neue Kennzahlen zur Einsatzreife, NVIDIA zeigte, wie KI in Lithografie- und Verifikations-Workflows einzieht, und Micron, SK hynix sowie Applied Materials meldeten neue Schritte bei HBM, Wafern und Kapazität. Diese Folge erklärt, warum sich der Wettbewerb von einzelnen Tool-Meilensteinen hin zu koordinierter Herstellbarkeit verschiebt.Wichtige Erkenntnisse- ASML sagte, dass seine High-NA-EUV-Tools bereits rund 500.000 Wafer verarbeitet haben, aktuell bei etwa 80 % Uptime laufen und bis Ende 2026 auf 90 % Uptime kommen sollen.- NVIDIA sagte, dass Samsung, SK hynix und TSMC GPU-beschleunigte Software für Halbleiterdesign und -fertigung einsetzen; Samsung und SK hynix wurden dabei ausdrücklich im Zusammenhang mit Computational Lithography und Physical Verification genannt.- Micron sagte, dass sein 36GB-12H-HBM4 für NVIDIA Vera Rubin in die Serienproduktion gegangen ist, mit mehr als 2,8 TB/s Bandbreite und rund 20 % besserer Energieeffizienz.- Micron hat die Übernahme des Tongluo-P5-Standorts von PSMC in Taiwan abgeschlossen und will den bestehenden Cleanroom sofort umrüsten; ein zweiter Cleanroom ähnlicher Größe ist bis Ende des Geschäftsjahres 2026 geplant.- Applied Materials sagte, dass Micron und SK hynix Gründungspartner seines EPIC Centers werden, eines geplanten Halbleiter-F&E-Vorhabens für Equipment im Umfang von 5 Milliarden US-Dollar.- SK-Group-Chef Chey Tae-won sagte, dass KI-getriebene Waferengpässe bis 2030 anhalten und über 20 % bleiben könnten, weil HBM sehr viel Waferkapazität verbraucht.- TSMC meldete für Januar und Februar 2026 einen Umsatz von 718,91 Milliarden NT-Dollar, ein Plus von 29,9 % gegenüber dem Vorjahr.- In der öffentlichen Berichterstattung fehlen weiterhin kundenspezifische High-NA-Einführungsdaten, konkrete Layer-Entscheidungen und produktspezifische Einsatzpläne.GlossarExtrem-Ultraviolett-(EUV)-Lithografie — Fortschrittliche Strukturierungstechnologie mit 13,5-nm-Licht für die Halbleiterfertigung an der Spitzengrenze.High Numerical Aperture (High-NA) EUV — Die nächste EUV-Plattformgeneration, die Prozesskomplexität und Patterning-Kosten bei künftigen Nodes senken soll.High Bandwidth Memory (HBM) — Gestapelter DRAM in der Nähe von KI-Beschleunigern für sehr hohe Speicherbandbreite.HBM4 — Die nächste große HBM-Generation, ausgelegt für KI-Plattformen wie NVIDIA Vera Rubin.Dynamic Random Access Memory (DRAM) — Flüchtiger Standardspeicher für Server, PCs, Mobilgeräte und die Base Dies hinter HBM.Computational Lithography — Softwareintensive Korrektur und Optimierung, damit Maskenmuster auf Wafern präzise druckbar sind.Physical Verification — Layout-Prüfungen, die bestätigen, dass ein Chip unter realen Prozessregeln zuverlässig gefertigt werden kann.Advanced Packaging — Technologien zum engen Verbinden oder Stapeln mehrerer Chips, um Bandbreite, Energieeffizienz und Systemleistung zu verbessern.Uptime — Der Anteil der Zeit, in der ein Tool in der Fertigung verfügbar ist und wie vorgesehen arbeitet.Cleanroom — Streng kontrollierter Fertigungsraum zur Minimierung von Partikeln, Kontamination und Prozessschwankungen.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.Die Episode dieser Woche ist eine ruhigere, aber aufschlussreiche EUV-Woche. Die Schlagzeilen drehen sich weniger um spektakuläre Produktstarts als um die Frage, ob High-NA-EUV, Patterning unterhalb von 2 nm und 2-nm-Kapazitätspläne operativ glaubwürdig werden. Der rote Faden ist einfach: Der Engpass verlagert sich von der Physik hin zu Umsetzung, Kosten und Integration.Kernaussagen:- ASML sagt, dass seine High-NA-EUV-Tools nach der Bearbeitung von rund 500.000 Wafern für eine ernsthafte Einführung in die Hochvolumenfertigung bereit sind; aktuell liegt die Verfügbarkeit bei etwa 80 %, zum Jahresende sollen 90 % erreicht werden.- Intel überdenkt, ob 18A breiter externen Foundry-Kunden angeboten werden soll, was die künftige Auslastung von EUV-Tools und die Kundenqualifikation verändern könnte.- Rapidus hat 267,6 Milliarden Yen aufgenommen, darunter 100 Milliarden Yen von Japans IPA und 167,6 Milliarden Yen von 32 Unternehmen aus dem Privatsektor, um die 2-nm-Massenproduktion ab 2027 zu unterstützen.- Chinesische Halbleiter-Manager fordern offen einen national koordinierten Lithografie-Vorstoß für den Zeitraum 2026 bis 2030 und unterstreichen damit, dass Lithografie weiterhin ein systemischer Engpass ist.- IBMs SPIE-2026-Roadmap argumentiert, dass Fortschritte unterhalb von 2 nm von Edge Placement Error, stochastischer Kontrolle, Resist- und Maskenverhalten sowie Integrationsökonomie abhängen – nicht nur von reiner Auflösung.- Der wirtschaftliche Nutzen von High-NA steigt nur dann, wenn mehrere Low-NA-Schritte entfallen, ohne dass Verfügbarkeit, Yield oder Integrationsspielraum leiden.- Advanced Packaging, Reticle Stitching und die Ausrichtung im Backend werden für den EUV-Wertbeitrag wichtiger, weil KI-Chip-Architekturen komplexer werden.- In einer Woche mit wenig neuen Meldungen ist das klarste Wettbewerbssignal, wer Unsicherheit mit offiziellen Zahlen und fertigungstauglichen Prozessdaten reduziert hat.Glossar:Extreme Ultraviolet (EUV)-Lithografie — Ein Verfahren zur Chipstrukturierung mit 13,5-nm-Licht für die kleinsten und kritischsten Merkmale.High Numerical Aperture (High-NA) EUV — Die nächste EUV-Plattformgeneration mit 0,55 numerischer Apertur für höhere Auflösung und weniger Patterning-Schritte bei fortgeschrittenen Nodes.Edge Placement Error (EPE) — Die Abweichung zwischen der vorgesehenen Lage einer Strukturkante und dem tatsächlich auf dem Wafer gedruckten Ergebnis.Stochastische Defekte — Zufällige Strukturierungsfehler, die aus der probabilistischen Natur von Photonen, Resistchemie und sehr kleinen Strukturen entstehen.k1-Faktor — Ein Lithografie-Skalierungsparameter, der beschreibt, wie stark ein optisches System an seine Auflösungsgrenze herangeführt wird.Metalloxid-Resist (MOR) — Eine Resistklasse für fortgeschrittenes EUV-Patterning, geschätzt wegen Auflösung, Rauheit und Dünnfilmleistung.18A — Intels fortgeschrittener Prozessknoten; hier relevant, weil eine breitere Foundry-Nutzung die künftige EUV-Nachfrage und Kapazitätsplanung beeinflussen würde.Reticle Stitching — Ein Verfahren zum Verbinden benachbarter Belichtungsfelder oder strukturierter Bereiche, oft relevant für Large-Field-Packaging und fortgeschrittene Integrationskonzepte.

Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.EUV-Scanner stehen im Rampenlicht, aber der Wafer ist die präzise „Leinwand“, die EUV erst möglich macht. In dieser Folge verfolgen wir, wie ein Siliziumwafer hergestellt wird – von hochreinem Polysilizium über einen Einkristall-Ingot bis hin zum Schneiden, Polieren und Reinigen auf atomarer Ebene – und verbinden diese Schritte dann mit der extremen Fokussierung und den Fehlerbudgets von EUV.Wichtige Erkenntnisse- Wafer entstehen aus hochreinem Polysilizium und werden dann zu Einkristall-Ingots, die in der Regel nach dem Czochralski-Verfahren gezüchtet werden.- Der Ingot wird in Wafer geschnitten, in der Regel mit einer Mehrdrahtsäge, gefolgt von Kantenrundung, Glättung, Ätzen und CMP-Polieren.- „Ebenheit“ hat mehrere Skalen: globale Dickenschwankungen (Mikrometer), Verformung (Dutzende Mikrometer), Oberflächenebenheit (Dutzende Nanometer) und Nanotopographie (einstellige Nanometer).- Die begrenzte Tiefenschärfe von EUV verwandelt Höhenunterschiede im Nanometerbereich in Probleme bei der CD-Druckqualität und der Ausbeute.- Sauberkeit bedeutet nicht nur „geringe Partikelanzahl“, sondern umfasst auch Grenzwerte für Spurenmetallverunreinigungen, ausgedrückt in Atomen pro Quadratzentimeter.- Die Waferherstellung ist kapitalintensiv und geografisch auf eine kleine Gruppe von Lieferanten mit Standorten in Asien, Europa und den USA konzentriert.Glossar- Wafer: Eine dünne Scheibe aus einem Einkristall-Halbleiter, die als Substrat für die Herstellung integrierter Schaltkreise dient.- Czochralski-Verfahren (CZ): Kristallzüchtungsverfahren, bei dem ein Keimkristall aus geschmolzenem Silizium gezogen und gedreht wird, um einen zylindrischen Einkristallblock zu bilden.- MCz (Magnetic Czochralski): CZ-Züchtung mit einem angelegten Magnetfeld zur Steuerung des Schmelzflusses und zur Verbesserung der Gleichmäßigkeit.- CMP (Chemical Mechanical Polishing): Kombiniertes chemisches und abrasives Polieren, das eine hochgradig ebene, spiegelglatte Waferoberfläche erzeugt.- GBIR / TTV: Globale Dickeabweichungsmetrik, die die gesamte Ungleichmäßigkeit der Waferdicke beschreibt.- Warp / Bow: Maße für die Verformung des Wafers außerhalb der Ebene; wichtig für die Handhabung und das Einspannen.- SFQR: Ein Maß für die Ebenheit einer Fläche, das zur Quantifizierung der Ebenheit über definierte lokale Bereiche verwendet wird, die für Lithografiebereiche relevant sind.- Nanotopographie: Oberflächenhöhenabweichungen mit geringer Amplitude über Fenster im Millimeterbereich, die Fokusfingerabdrücke verursachen können.- TXRF / ICP-MS / SIMS: Analysemethoden zur Messung der Spurenelementverunreinigung auf Waferoberflächen.- FOUP: Front Opening Unified Pod; standardisierter Waferträger, der in Fabriken verwendet wird.

Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.In dieser Woche geht es um EUV-Produktivität: ASMLs Kilowatt-Meilenstein bei der Lichtquelle und prozessseitige Stellhebel, die mehr Photonen in mehr Wafer-Ausstoß übersetzen können. Außerdem ordnen wir ein, warum KI-getriebene Nachfrage EUV auf dem kritischen Pfad hält, und wie ASML sein Portfolio „jenseits von EUV“ für die Chiplet-Ära positioniert.Kernaussagen- ASML berichtet, eine 1.000-Watt-EUV-Quelle unter kundenrepräsentativen Anforderungen demonstriert zu haben, gegenüber rund 600 Watt heute.- ASML verknüpft die höhere Quellleistung mit einem Produktivitätspfad von ~220 Wafer pro Stunde heute auf ~330 Wafer pro Stunde bis 2030.- ASML-Technologen beschrieben einen Weg über 1.000 Watt hinaus und nannten ~1.500 Watt als „klaren“ Pfad sowie „keinen grundsätzlichen Grund“, 2.000 Watt nicht erreichen zu können.- imec meldet 15–20% höhere Photo-Speed bei Metalloxid-Resists, wenn der Sauerstoffanteil beim Post-Exposure-Bake von 21% auf 50% steigt, was eine Dosisreduktion ermöglicht.- Dosisreduktion und Quellleistungs-Skalierung sind komplementäre Hebel: Fabs können die Gewinne für höheren Durchsatz oder für Yield-/Prozessmargen nutzen.- ASMLs Jahresbericht 2025 nennt €32,7 Mrd. Umsatz, 52,8% Bruttomarge, €4,7 Mrd. F&E-Ausgaben sowie 48 verkaufte EUV-Systeme (von insgesamt 535 Systemen).- ASML sagte Reuters, das Portfolio „jenseits von EUV“ auszubauen, inklusive Interesse an Advanced Packaging, 3D-Integrationstools und potenziell größerem Chip-Printing.- Metas mehrjähriges Abkommen mit AMD, mit bis zu 6 GW AMD-Instinct-GPUs als Rahmen, zeigt, wie Hyperscaler-KI-Buildouts den Druck auf Leading-Edge- und Memory-Kapazitäten hoch halten können.GlossarExtreme Ultraviolet (EUV) — 13,5-nm-Lithografie für die fortschrittlichsten Chip-Strukturen.Wafer pro Stunde (WPH) — Durchsatzkennzahl eines Scanners, wie viele Wafer pro Stunde verarbeitet werden.Laser-produced plasma (LPP) — EUV-Lichterzeugung über Laserplasma aus Zinntröpfchen.Carbon dioxide (CO₂) laser — Hochleistungslaser, der in EUV-Quellen das Plasma antreibt.Post-exposure bake (PEB) — Temperaturschritt nach der Belichtung, der die Resistchemie und Endmaße beeinflusst.Metal-oxide resist (MOR) — Resistklasse für EUV mit hoher Auflösung und geringer Rauheit.Pellicle — Dünne Membran zum Schutz der Maske vor Kontamination während der Belichtung.Advanced packaging — Technologien zur Verbindung mehrerer Dies (Chiplets) über dichte Bonding-/Interconnect-Strukturen.Belichtungsdosis — Eingebrachte Energie in den Resist; niedrigere Dosis kann den Durchsatz erhöhen, wenn andere Limits es zulassen.

Disclaimer: Dieser Beitrag wurde mit KI erstellt. Bitte prüfen Sie die Informationen, wenn Sie sie als Grundlage für Entscheidungen verwenden möchten.Diese Woche geht es um eine „Split-Cycle“-Halbleiterkonjunktur: KI-Infrastruktur zieht die führenden Nodes weiter nach vorn, während Consumer-Hardware 2026 ungewöhnlich ruhig wirkt. Wir schauen darauf, was das für Entscheidungen rund um die Extreme-Ultraviolet-Lithografie bedeutet – von Exportkontroll-Druck bis zu neuen Ramp-Plänen. Der rote Faden ist Allokation: von Tools, Servicekapazität und Kalendersicherheit.Kernaussagen:- US-Abgeordnete drängen auf strengere, landesweite Exportkontrollen für Chipfertigungsanlagen nach China – inklusive Fokus auf Service und Subkomponenten.- Für EUV-lastige Fabs können Einschränkungen bei Ersatzteilen und Service direkt „effektive Kapazität“ beeinflussen, nicht nur künftige Lieferungen.- Der Business-Plan von Rapidus zielt auf 2‑nm‑Klasse-Produktion in H2 des Fiskaljahrs 2027 und einen Ramp auf ~25.000 Wafer-Starts pro Monat innerhalb des ersten Jahres.- Rapidus nennt 200+ Tools, die vor der Yield-Stabilisierung installiert und kalibriert werden müssen – ein Execution-Test ebenso wie ein Technologietest.- TrendForce nennt ein 2027–2028‑Fenster für den Einsatz von High‑NA‑EUV in der Massenfertigung – wichtig für Planung, ohne die 2026‑Engpässe zu ändern.- Tom’s Hardware argumentiert, dass KI-Infrastrukturinvestitionen Consumer-Elektronik umformen, mit Preisdruck und weniger „Headline“-Launches.- Fokus der Episode: EUV ist der Allokationsmechanismus an der Leading Edge, und die Annahme eines „durchschnittlichen Produktmix“ bricht auf.- Ausblick: Regeln zu Service/Spare-Parts in Exportkontrollen, Rapidus’ Meilenstein-Takt und ob sich die Consumer-Komponentenpreise stabilisieren.Glossar:- Extreme Ultraviolet (EUV) lithography — 13,5‑nm‑Lithografie für fortschrittliches Patterning.- High Numerical Aperture (High-NA) EUV — Nächste EUV-Generation mit höherer NA für bessere Auflösung.- Wafer starts per month — Kapazitätskennzahl: wie viele Wafer pro Monat in die Fertigung starten.- Wafer fab equipment (WFE) — Anlagenpark zur Waferfertigung (Lithografie, Ätzen, Deposition, Metrologie usw.).- Semiconductor manufacturing equipment (SME) — Breiterer Begriff (oft politisch) für Fertigungsanlagen und zentrale Subkomponenten.- High-bandwidth memory (HBM) — Gestapelter DRAM mit sehr hoher Bandbreite, typischerweise neben KI-Beschleunigern.- Double data rate fifth generation (DDR5) — Gängiger DRAM-Standard für PCs und Server.- Yield stabilization — Phase, in der ein Prozess reproduzierbar und wirtschaftlich stabile Ausbeute erreicht.

Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.Logikchips denken, Grafikchips sehen, Speicherchips erinnern sich – aber unter der Haube sind sie alle Transistoren, die für unterschiedliche Anforderungen optimiert sind.In dieser Folge vergleichen wir CPUs/SoCs, GPUs und moderne Speicher (SRAM, DRAM, NAND) aus der Perspektive der EUV-Ära: Wie sehen die fertigen Chips aus, wofür werden sie verwendet und warum verlagert die Skalierung Engpässe in Richtung Datenbewegung und Verpackung?Wichtige Erkenntnisse- Bei „Logik”-Chips stehen Verdrahtung, Stromversorgung und Variabilitätsmanagement im Vordergrund – nicht nur die Schaltgeschwindigkeit der Transistoren.- CPUs sind auf Latenz und Steuerung optimiert, GPUs auf Durchsatz und nachhaltige Datenparallelität.- SRAM ist schnell und muss nicht aktualisiert werden, ist aber pro Bit teuer, sodass es auf Logik-Chips als Cache und Register zum Einsatz kommt.- DRAM ist weitaus dichter, muss jedoch aktualisiert werden, sodass es als Hauptspeicher und gestapelte Speicher in HBM verwendet wird.- NAND-Flash ist ein nichtflüchtiger Speicher, der die Komplexität des Schreibens/Löschens und den Verschleiß gegen extrem niedrige Kosten pro Bit eintauscht.- EUV kommt in fertigen Logikchips als höhere Dichte zum Einsatz und ermöglicht mehr Rechenleistung, mehr Cache und spezialisiertere Beschleuniger.- EUV kommt in fortschrittlichem DRAM als kontinuierliche Skalierung, mehr Bits pro Wafer und verbesserte Energieeffizienz zum Einsatz.- Da die Rechenleistung immer dichter wird, hängt die Leistung zunehmend von der effizienten Datenübertragung ab, wodurch Speichertechnologie und Verpackung eine zentrale Rolle spielen.- HBM verwendet eine breite Schnittstelle mit kurzer Reichweite in der Nähe des Logik-Chips, um eine extreme Bandbreite mit besserer Energie pro Bit als lange, schnelle Board-Verbindungen zu liefern.Glossar- Logikchip: Ein Chip, dessen Hauptaufgabe die Berechnung und Steuerung ist (CPUs, SoCs, Beschleuniger).- GPU (Grafikprozessor): Ein durchsatzorientierter Logikchip, der aus vielen parallelen Rechenblöcken aufgebaut ist.- SRAM (Statischer Direktzugriffsspeicher): Schneller flüchtiger Speicher, der aus bistabilen Schaltungen aufgebaut ist; wird hauptsächlich für On-Chip-Cache verwendet.- DRAM (Dynamischer Direktzugriffsspeicher): Dichter flüchtiger Speicher, der Bits als Ladung speichert und aktualisiert werden muss.- NAND-Flash: Nichtflüchtiger Speicher, der zur Speicherung verwendet wird; behält Daten ohne Stromversorgung durch Speicherung von Ladung.- GDDR: Grafik-DRAM-Familie, die häufig als externer Speicher auf GPU-Add-in-Karten verwendet wird.- HBM (High Bandwidth Memory): 3D-gestapelte DRAMs, die in der Nähe eines Logikchips platziert sind, um eine sehr hohe Bandbreite zu bieten.- Chiplet: Ein Designstil, bei dem ein System in mehrere Chips aufgeteilt wird, die durch Hochgeschwindigkeits-Paketverbindungen miteinander verbunden sind.- Advanced Packaging: Verpackungstechnologien, die mehrere Chips eng miteinander verbinden (z. B. Interposer und dichte Die-to-Die-Verbindungen).

*Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.*Diese Woche verwandelt Europa High-NA EUV von einer Roadmap-Folie in eine gemeinsame Infrastruktur, da imec NanoIC in Leuven einweiht. Gleichzeitig wechselt Samsung von der Bemusterung zur Auslieferung von HBM4, und die Investitionspläne von TSMC und Micron unterstreichen, wie eng fortschrittliche Knoten, Verpackungen und Speicher mittlerweile miteinander verbunden sind. Wir schließen mit einem Realitätscheck zur Beschaffung: Wenn die Knappheit über Scanner hinausgeht, wird Vertrauen zu einer technischen Variable.Wichtige Erkenntnisse:- NanoIC wurde bei imec als Europas größte Pilotlinie im Rahmen des Chips Act mit einem Investitionspaket von 2,5 Milliarden Euro und umfangreichen EU- und nationalen Fördermitteln gestartet.- imec rechnet mit der Lieferung seines ersten High-NA-Lithografiegeräts Mitte März 2026, wobei Berichten zufolge der 18. März genannt wird.- NanoIC ist als „EUV-fähiger” Design-to-Process-Kreislauf positioniert, wobei der Schwerpunkt auf PDKs, Masken-/Datenvorbereitung, Inspektion und Defektlerngeschwindigkeit liegt.- Samsung gibt an, mit der Auslieferung von HBM4 an Kunden begonnen zu haben, und verspricht eine konstante Geschwindigkeit von 11,7 Gbit/s und einen Weg zu 13 Gbit/s.- HBM4-Ramp-ups bedeuten eine höhere EUV-Belastung: Es sind kritischere Belichtungen, Masken, Resists und Messtechnikzyklen erforderlich, um die DRAM-Ausbeute stabil zu halten.- TSMC genehmigte Kapitalzuweisungen in Höhe von rund 44,962 Mrd. US-Dollar für fortschrittliche Technologien, fortschrittliche Verpackungen und Fabrikbausysteme.- Das Megafab-Projekt von Micron in New York hat die Meilensteine für Januar erreicht und wird als mehrjahrzehntige Absicherung der inländischen Speicherkapazität mit mehreren Fabriken dargestellt.- Claus Aasholm argumentiert, dass „Vertrauen, aber Verifizierung” und die Transparenz der Lieferanten am wichtigsten sind, wenn sich die Hebelwirkung in engen Zyklen verschiebt.- Unklar: Samsung hat keine Namen von HBM4-Kunden genannt und auch keine Angaben zu Liefermengen und Ertragsentwicklungen gemacht.Glossar:EUV – Extrem-Ultraviolett-Lithografie mit 13,5 nm Licht für fortschrittliche Strukturierung.High-NA – EUV-Optik mit hoher numerischer Apertur (NA ~0,55), die eine höhere Auflösung ermöglicht, aber neue Kompromisse zwischen Feld und Maske erfordert.Numerische Apertur (NA) – Optischer Parameter, der beschreibt, wie viel Licht ein Bildgebungssystem aufnehmen kann; eine höhere NA verbessert die Auflösung.HBM4 – Hochbandbreiten-Speicherstapel der sechsten Generation, der in der Nähe von KI-Beschleunigern für einen sehr hohen Durchsatz eingesetzt wird.PDK – Process Design Kit; ein von Foundries/Forschungs- und Entwicklungsabteilungen bereitgestelltes Paket aus Regeln, Modellen und Bibliotheken für das Chipdesign.OPC – Optical Proximity Correction; Berechnungsschritte, die Maskenmuster vorverzerren, um sie korrekt auf den Wafer zu drucken.Pellicle – Dünne Membran, die EUV-Masken vor Partikeln schützt und dabei die Transmission zugunsten einer Verringerung der Defekte opfert.Defektivität – Häufigkeit und Art der während der Verarbeitung auftretenden Defekte, die sich auf die Ausbeute und Zuverlässigkeit auswirken.Digitaler Zwilling – Hochpräzises Simulationsmodell einer Fabrik oder eines Werkzeugs, das zur Optimierung und vorausschauenden Wartung verwendet wird.

*Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.*Die neuesten Ergebnisse von ASML zeigen, dass EUV-Aufträge nach wie vor das Gesprächsthema Nummer eins sind, während High-NA allmählich in den Routineberichten auftaucht. ZEISS treibt mit AIMS EUV 3.0 den Durchsatz bei der Qualifizierung von aktinischen Masken voran, und die Japan-Pläne von TSMC deuten darauf hin, dass sich der Einsatz modernster EUV-Technologie weiter ausbreiten könnte. Das Thema dieser Woche ist einfach: Der schnellste Feedback-Kreislauf gewinnt.Die wichtigsten Erkenntnisse:- ASML meldete für das vierte Quartal 2025 Nettobestellungen in Höhe von 13,2 Mrd. Euro, darunter 7,4 Mrd. Euro für EUV, und gab bekannt, dass es Einnahmen für zwei High-NA-Systeme verbucht hat.- ASML prognostizierte für 2026 einen Gesamtnettoumsatz von 34 bis 39 Mrd. Euro, was auf eine anhaltende Nachfrage nach Werkzeugen hindeutet.- ASML kündigte an, den Technologie- und IT-Bereich zu straffen; Reuters berichtete, dass der Plan den Abbau von etwa 1.700 Arbeitsplätzen vorsehen könnte.- ZEISS gab bekannt, dass AIMS EUV 3.0 weltweit eingesetzt wird und im Vergleich zur Vorgängergeneration einen dreifachen Maskendurchsatz bietet.- ZEISS hob Digital FlexIllu hervor, mit dem die Scannerbeleuchtung für Low-NA-EUV- und High-NA-Workflows auf einem System emuliert werden kann.- Reuters berichtete, dass TSMC plant, 3-nm-Chips in Kumamoto, Japan, in Serie zu produzieren; lokale Medien nannten eine Investition von etwa 17 Mrd. USD, während TSMC diese Zahl nicht bestätigte.- Seien Sie vorsichtig mit KI-generierten Investorenkommentaren zum japanischen Chip-Vorstoß; überprüfen Sie Behauptungen anhand von Primärquellen und wichtigen Nachrichtenagenturen.- Die NanoIC-Pilotlinie von Imec veröffentlichte A14-Logik- und eDRAM-Pathfinding-PDKs, um eine frühere gemeinsame Optimierung von Design und Technologie über 2 nm hinaus zu unterstützen.- MarketsandMarkets (über PR Newswire) prognostiziert für die EUV-Lithografie ein Wachstum von 15,84 Mrd. US-Dollar (2026) auf 30,36 Mrd. US-Dollar bis 2032.- Unklar/öffentlich begrenzt: Die Zeitpläne für die Einführung von High-NA und die Budgets für die Druckbarkeit von Maskenfehlern werden meist nicht offengelegt.Glossar:EUV-Lithografie – Extrem-Ultraviolett-Lithografie unter Verwendung von ~13,5 nm Licht zur Strukturierung fortschrittlicher Halbleitermerkmale.High-NA – EUV mit hoher numerischer Apertur (0,55 NA-Klasse), die eine höhere Auflösung als 0,33 NA EUV-Systeme ermöglicht.Numerische Apertur – Optischer Parameter, der die Auflösung und die Tiefenschärfe festlegt; eine höhere NA erhöht die Auflösung, verringert jedoch die Prozessmargen.Aktinische Maskenqualifizierung – Maskeninspektion/-verifizierung im Belichtungswellenlängenbereich zur Bewertung der Druckbarkeit von Defekten unter scannerähnlichen Bedingungen.AIMS – Aerial Image Measurement System (Luftbildmesssystem); aktinisches Werkzeug zur Bewertung der Druckbarkeit von EUV-Maskenfehlern und der Scanneranpassung.Scanner-Anpassung – Ausrichtung der Maskenqualifizierungsbedingungen an der Scanneroptik und -beleuchtung, um das Druckverhalten des Wafers vorherzusagen.Beleuchtung – Die räumliche/winklige Verteilung des bei der Belichtung verwendeten Lichts; beeinflusst die Bildgebung, das Prozessfenster und die Druckbarkeit von Defekten.Overlay – Ausrichtungsgenauigkeit zwischen strukturierten Schichten; wird mit abnehmendem Pitch und abnehmender Tiefenschärfe schwieriger.PDK – Process Design Kit; eine Reihe von Designregeln, Gerätemodellen und Abläufen, die das Chipdesign für eine bestimmte Prozesstechnologie ermöglichen.

Moderne Chips sind nicht mehr „nur kleiner“. Sie sind als 3D-Systeme aufgebaut: Speicher auf Logik gestapelt, mehrere Chiplets in fortschrittlichen Gehäusen miteinander verbunden, Stromversorgung über die Rückseite des Wafers und – manchmal – Datenübertragung mit Licht statt mit Kupfer. Diese Folge gibt einen Überblick über die Kerntechnologien, die die Entwicklung und Herstellung von Hochleistungsprozessoren neu gestalten.WICHTIGSTE ERKENNTNISSE- HBM erhöht die Bandbreite durch das Stapeln von DRAM und die Verwendung einer sehr breiten, kurzen elektrischen Schnittstelle in der Nähe des Rechenschips.- GDDR der nächsten Generation erhöht die Bandbreite, indem es eine viel höhere Signalübertragung pro Pin über längere Leiterbahnen auf der Platine ermöglicht, wobei Kosten gegen eine höhere Signalintegrität eingetauscht werden.- Fortschrittliche Gehäuse sind Teil der Architektur geworden: Interposer, Brücken, Fan-Out und echtes 3D-Stacking sind heute Leistungswerkzeuge.- Chiplets verbessern die Ausbeute und Modularität, verlagern jedoch den Engpass auf die Verbindung zwischen den Chips und das thermische Design auf Verpackungsebene.- Die Stromversorgung auf der Rückseite trennt die Stromführung von der Signalführung, um Überlastungen zu verringern und die Stromintegrität zu verbessern – auf Kosten der Prozesskomplexität.- Gate-all-around-Nanosheets verbessern die elektrostatische Kontrolle über FinFETs hinaus und ermöglichen eine weitere Skalierung der Logik.- 2D-Materialien wie MoS2 und WSe2 sind als ultradünne Kanäle vielversprechend, aber die herstellbare Integration ist nach wie vor eine große Hürde.- Optische Verbindungen und Siliziumphotonik können die Probleme langer Kupferverbindungen mit hoher Bandbreite verringern, aber die elektrisch-optische Umwandlung und die Verpackung sind der „optische Preis“.GLOSSAR- HBM (High Bandwidth Memory): 3D-gestapelte DRAM mit einer sehr breiten Schnittstelle für hohe Bandbreite und gute Energieeffizienz.- GDDR: Hochgeschwindigkeits-Grafik-DRAM, der auf Leiterplatten verwendet wird; die Bandbreite skaliert hauptsächlich durch höhere Datenraten pro Pin.- TSV (Through-Silicon Via): Vertikaler Leiter durch einen Chip, der dichte 3D-Verbindungen in gestapelten Bauelementen ermöglicht.- 2,5D-Gehäuse: Nebeneinander angeordnete Chips, die durch einen Interposer oder eine Brücke verbunden sind, was eine sehr dichte Verdrahtung ermöglicht.- 3D-Stapelung: Vertikale Chipintegration; kann Memory-on-Logic oder Logic-on-Logic sein.- Hybrid Bonding: Direkte Kupfer-Kupfer- (und Oxid-Oxid-)Verbindung für vertikale Verbindungen mit sehr feinem Raster.- Chiplet: Ein modularer Chip, der als Baustein in einem größeren System auf Verpackungsebene verwendet wird.- Backside Power Delivery: Die Stromverteilung wird auf die Rückseite des Wafers verlagert, um die Stromintegrität zu verbessern und Ressourcen für die Stromverteilung auf der Vorderseite freizugeben.- GAA (Gate-All-Around): Transistorarchitektur, bei der das Gate den Kanal umgibt, um eine starke elektrostatische Steuerung zu ermöglichen.- Siliziumphotonik: Optische Komponenten, die in die Siliziumfertigung integriert sind, um optische Verbindungen mit hoher Bandbreite in der Nähe von Chips zu ermöglichen.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Die Ergebnisse von ASML für das vierte Quartal 2025 verwandelten den Boom bei KI-Chips in einen Lithografie-Auftragsrückstand, der eher einem Kapazitätsreservierungssystem als einer Vertriebspipeline ähnelt. Diese Woche verbinden wir diesen Rekordauftragseingang mit der tatsächlichen Fabrikbeschränkung: nutzbare Belichtungen pro Tag im Extrem-Ultraviolettbereich. Dann zoomen wir heraus auf die „Speicherwand“ und erklären, warum die Nachfrage nach Speicher mit hoher Bandbreite direkt in die E. U. V.-Werkzeugzeit einfließt.Wichtige Erkenntnisse:- ASML beendete das Jahr 2025 mit einem Auftragsbestand von 38,8 Mrd. Euro, wobei die Nettobuchungen im vierten Quartal in Höhe von 13,2 Mrd. Euro 7,4 Mrd. Euro für EUV-Systeme umfassten.- ASML prognostizierte für 2026 einen Nettoumsatz von 34 bis 39 Mrd. Euro bei einer Bruttomarge von 51 bis 53 % und signalisierte damit, dass die Umsetzung und die Fertigungsbereitschaft die wichtigsten limitierenden Faktoren sind.- Ein neues Aktienrückkaufprogramm von ASML in Höhe von bis zu 12 Mrd. € bis 2028 unterstreicht das Vertrauen in die mehrjährige Nachfragetransparenz.- Die „Memory Wall“ verlagert die Engpässe bei der Systemleistung von der Rechenleistung auf die Bandbreite und die Datenbewegung und beschleunigt damit die Nachfrage nach HBM und Server-DRAM.- Die steigende Nachfrage nach HBM führt tendenziell zu einer höheren EUV-Intensität bei fortschrittlichen DRAMs, da die Abstände kleiner werden und Multi-Patterning weniger tolerierbar ist.- High-NA-EUV entwickelt sich vom Prototyp zur Serienreife, wobei ASML im vierten Quartal Umsätze für zwei High-NA-Systeme verbucht.- Im Zeitalter der künstlichen Intelligenz ist die strategische Variable nicht nur die Anzahl der Werkzeuge, sondern auch der Durchsatz, die Fehlerquote und die Zykluszeit am EUV-Engpass.- Fehlende/unklar: Mehrere große EUV-Käufer haben über die jüngsten Gewinnbekanntgaben hinaus nur begrenzte neue, offizielle Zeitpläne für die kurzfristige Installation und Hochlaufphase vorgelegt.Glossar:Auftragsbestand – Kumulierter Wert der angenommenen Systemaufträge, die noch nicht als Umsatz erfasst wurden.Nettobuchungen – Auftragseingang für Systeme (und damit verbundene Anpassungen), die während eines Zeitraums angenommen wurden.Extrem-Ultraviolett-Lithografie (E. U. V.) – Lithografie mit einer Wellenlänge von 13,5 nm, die für modernste Strukturierung verwendet wird.Hohe numerische Apertur (High-N. A.) – E. U. V.-Optik mit höherer NA zur Verbesserung der Auflösung und Reduzierung von Multi-Patterning.Durchsatz – Produktive Wafer pro Stunde/Tag; die praktische Kapazitätsmetrik bei Engpasswerkzeugen.Stochastische Variabilität – Zufälliges Prozessrauschen, das zu Linienrauheit, Defekten oder Ertragsverlusten bei kleinen Strukturen führen kann.Mehrfachstrukturierung – Verwendung mehrerer Belichtungs-/Ätzschritte, um einen kleineren Pitch zu erzielen, als mit einem einzigen Lithografieschritt gedruckt werden kann.HBM – Speicher mit hoher Bandbreite, in der Regel gestapelte DRAMs, die mit Beschleunigern verwendet werden, um die Speicherbandbreite zu erhöhen.DDR5 – Eine Mainstream-Server-Speichergeneration, deren Nachfrage mit dem Einsatz von Inferenzsystemen steigt.Installierte Basisverwaltung – Service-, Options- und Supportumsätze, die an die Flotte der eingesetzten Werkzeuge gebunden sind.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Die EUV-Lithografie unterliegt betrieblichen Kennzahlen.Von Wafern pro Stunde über stochastische Fehlerraten bis hin zu Ausfallkosten definieren diese KPIs, was technisch möglich und wirtschaftlich rentabel ist.In dieser Folge werden die wichtigsten EUV-relevanten Kennzahlen und ihre Vor- und Nachteile erläutert.Wichtige Erkenntnisse- WPH spiegelt Physik, Chemie und Systemeffizienz wider- Die Verfügbarkeit ist oft wichtiger als der Spitzendurchsatz- Die EUV-Ausbeute wird durch stochastische Effekte begrenzt- Die Dosis verbindet die Musterqualität mit der Produktivität- Die Ausfallkosten haben einen starken Einfluss auf die Wirtschaftlichkeit von EUVGlossarWPH: Pro Stunde verarbeitete WaferOEE: GesamtanlageneffektivitätOverlay: Genauigkeit der Ausrichtung zwischen den SchichtenDOF: TiefenschärfetoleranzCOO: BetriebskostenDieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Diese Woche dreht sich bei EUV weniger um neue Knotenpunkte als vielmehr um die operative Realität: Werkzeuginstallationen, Betriebszeit und die schmerzhafte Lücke zwischen „First Light“ und stabiler Ausbeute. Das neueste Update von Intel unterstreicht eine Tendenz zu Investitionen in Werkzeuge und eine klarere Verbindung zwischen High-NA und seiner 14A-Roadmap. Unterdessen deuten Berichte über den Samsung-Standort in Taylor darauf hin, dass die EUV-Testläufe im März beginnen werden, da die Nachfrage nach KI-gesteuerten Speichern das gesamte Lithografie-Ökosystem unter Druck hält.Wichtige Erkenntnisse:- Intel gibt an, dass die kurzfristige Produktionsleistung eingeschränkt ist, wobei Verbesserungen zu erwarten sind, sobald zusätzliche Werkzeuge, Ertragssteigerungen und Durchsatzgewinne greifen.- Intel signalisiert für 2026 eine Ausgabenstruktur, bei der Fertigungswerkzeuge Vorrang vor der Erweiterung neuer Reinraumhüllen haben.- Intel bestätigt, dass High-NA EUV für seine 14A-Prozessfamilie vorgesehen ist, wodurch High-NA von einer Technologiedemonstration zu einer Roadmap-Annahme wird.- Berichten zufolge wird Samsung im März mit EUV-Werkzeugtestläufen an seinem Standort in Taylor, Texas, beginnen, noch bevor die Produktion im zweiten Halbjahr 2026 anlaufen soll.- Die Berichte aus Taylor erwähnen auch etwa 7.000 Arbeiter, die täglich vor Ort sind, und eine Initiative zur Erlangung einer vorübergehenden Nutzungsgenehmigung, was die „Fabrikbereitschaft” von EUV unterstreicht.- Reuters berichtet, dass Samsung plant, im nächsten Monat mit der HBM4-Produktion für die geplante Belieferung von Nvidia zu beginnen, was AI-Speicher als strukturellen Treiber für fortschrittliche Strukturierungskapazitäten stärkt.- Die Ergebnisse von ASML für das vierte Quartal und das Gesamtjahr 2025 werden am 28. Januar veröffentlicht und geben einen kurzfristigen Einblick in den EUV-Mix und die High-NA-Kadenz.- Einige Details zum Zeitplan von Samsung für Taylor und zur Zuteilung an Endkunden basieren auf Berichten Dritter und sind durch offizielle Stellungnahmen von Samsung noch nicht bestätigt.Glossar:Extrem-Ultraviolett-Lithografie (EUV) – Lithografie mit einer Wellenlänge von 13,5 nm, die für modernste Strukturierung verwendet wird.Hohe NA – EUV-Optik mit hoher numerischer Apertur, die die Auflösung verbessert, aber die Anforderungen an die Prozesskontrolle erhöht.Numerische Apertur – Ein Maß für die Fähigkeit eines optischen Systems, feine Strukturen aufzulösen.First Light – Der Meilenstein, an dem ein EUV-Werkzeug an einem Standort eine brauchbare Belichtungsleistung erzeugt.Overlay – Genauigkeit der Ausrichtung zwischen den Schichten; ein wichtiger Faktor für die Ausbeute bei fortschrittlichen Knotenpunkten.Pellicle – Eine dünne Membran, die die EUV-Maske vor Partikeln schützt und gleichzeitig EUV-Licht durchlässt.Stochastische Effekte – Zufällige Photonen- und chemische Schwankungen, die bei sehr kleinen Strukturgrößen zu Defekten führen können.Durchsatz – Praktische Wafer-Ausgabe eines Werkzeugs oder einer Linie, oft begrenzt durch Anforderungen an Betriebszeit und Dosis.Ausbeute – Der Anteil guter Chips pro Wafer; der ultimative Test für die Prozessstabilität.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Ein moderner Chip sieht von außen einfach aus, ist jedoch das Endergebnis einer industriellen Kette, die mit Sand beginnt und mit einer nanometergenauen Strukturierung in einem Reinraum endet.In dieser Folge gehen wir Schritt für Schritt den gesamten Weg durch, ohne uns auf eine einzelne Phase zu konzentrieren.Wenn wir zur Lithografie kommen, verwenden wir einen EUV-Scanner als konkretes Beispiel.Wichtige Erkenntnisse- Die Chipfertigung ist ein sich wiederholender Kreislauf: Film hinzufügen, strukturieren, übertragen, messen und wiederholen.- Bei Silizium in Elektronikqualität werden häufig Chlorsilanchemie und destillationsbasierte Reinigung eingesetzt, bevor das Silizium als hochreines Polysilizium wieder abgeschieden wird.- Einkristalline Ingots werden gezüchtet (in der Regel nach dem Czochralski-Verfahren) und in Scheiben geschnitten, poliert und zu Wafern geglättet.- Reinigung und Kontaminationskontrolle sind ebenso grundlegend wie jeder andere „Kernprozessschritt”.- Dünne Schichten werden durch Oxidations- und Abscheidungsverfahren wie CVD, PVD und ALD hergestellt, die jeweils unterschiedliche Vor- und Nachteile haben.- Die EUV-Lithografie verwendet 13,5 nm Licht, Vakuum und Spiegeloptik; das Licht wird durch eine Zinnplasmaquelle erzeugt.- Durch Plasmaätzen werden Resistmuster in Geräteschichten übertragen, wobei Kompromisse zwischen Selektivität, Richtungsabhängigkeit und Gleichmäßigkeit eingegangen werden müssen.- Durch Ionenimplantation und Tempern werden dotierte Bereiche erzeugt, wobei ein Gleichgewicht zwischen Aktivierung und thermischen Risiken hergestellt wird.- Durch CMP wird der Wafer für die Lithografie und die Mehrschichtintegration ausreichend flach gehalten, jedoch entstehen dabei eigene Fehlerrisiken.- Nach der BEOL-Verdrahtung werden die Wafer getestet, geschnitten, verpackt und geprüft, sodass nur bekanntermaßen einwandfreie Teile ausgeliefert werden.Glossar- Polysilizium in Elektronikqualität: Hochreines polykristallines Silizium, das als Ausgangsmaterial für die Kristallzüchtung verwendet wird.- Czochralski-Verfahren: Ein Verfahren zum Ziehen eines Einkristallblocks aus geschmolzenem Silizium unter Verwendung eines Impfkristalls.- Fotolack: Eine lichtempfindliche Polymerfolie, die zur Bildung eines temporären Musters während der Lithografie verwendet wird.- EUV-Lithografie: Strukturierung mit 13,5 nm extrem ultraviolettem Licht unter Verwendung reflektierender Optik im Vakuum.- Retikel (Maske): Die strukturierte Vorlage, deren Bild in einem Scanner auf den Wafer projiziert wird.- Plasmaätzen (Trockenätzen): Materialabtrag in einer Plasmakammer unter Verwendung reaktiver Spezies und Ionenbeschuss.- Ionenimplantation: Dotierung durch Beschleunigung von Ionen in einen Wafer, um Verunreinigungen in kontrollierter Tiefe und Dosis zu platzieren.- Tempern: Ein thermischer Schritt, der zur Reparatur von Schäden und zur Aktivierung von Dotierstoffen oder zur Modifizierung von Materialien verwendet wird.- CMP: Chemisch-mechanische Planarisierung; ein Polierschritt, der die Ebenheit des Wafers wiederherstellt.- BEOL: Back End of Line; der mehrschichtige Metallverbindungsstapel, der Transistoren miteinander verbindet.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Die EUV-Story dieser Woche wird anhand von Käufen erzählt: TSMCs erhöhte Investitionsausgaben für 2026, Microns Entscheidung, einen bestehenden Reinraum in Taiwan zu kaufen, und eine US-Megafabrik, die bis 2030 keine Wafer ausliefern wird. Wir verbinden diese Signale mit dem eigentlichen Engpass hinter den Zwei-Nanometer-Rampen: stabile EUV-Stunden, Masken und Messtechnik. Und wir untersuchen, warum High-NA weniger als Auflösungs-Schlagzeile, sondern vielmehr als Hebel für die Zykluszeit von Bedeutung ist.Wichtige Erkenntnisse:- TSMC prognostiziert für 2026 Investitionen in Höhe von 52 bis 56 Milliarden US-Dollar, wobei 70 bis 80 % für fortschrittliche Prozesstechnologie und 10 bis 20 % für fortschrittliche Verpackung, Tests und Maskenherstellung vorgesehen sind.- TSMC gab bekannt, dass sein N2-Prozess (2 nm) im 4. Quartal 2025 in Hsinchu und Kaohsiung mit guter Ausbeute in die Massenproduktion gegangen ist und für 2026 ein schnellerer Anstieg erwartet wird.- TSMC gab bekannt, dass die Massenproduktion von N2P für die 2. Jahreshälfte 2026 geplant ist und die Massenproduktion von A16 für die 2. Jahreshälfte 2026 auf Kurs ist.- TSMC gab an, dass AI-Beschleuniger im Jahr 2025 einen hohen zweistelligen Prozentsatz des Gesamtumsatzes ausmachten und erwartet für 2026 ein Umsatzwachstum von fast 30 % (in USD).- Micron unterzeichnete eine Absichtserklärung zum Erwerb des P5-Standorts von PSMC in Tongluo für 1,8 Mrd. USD, einschließlich 300.000 Quadratfuß 300-mm-Reinraumfläche, mit einer bedeutenden DRAM-Produktion, die für die zweite Hälfte des Jahres 2027 angestrebt wird.- Micron geht davon aus, dass die Transaktion in Tongluo vorbehaltlich der Vereinbarungen und behördlichen Genehmigungen im zweiten Kalenderquartal 2026 abgeschlossen sein wird, und plant eine schrittweise Ausstattung und Hochfahrphase für DRAM.- Micron hat den ersten Spatenstich für sein Megafab-Projekt in New York gesetzt und einen 100 Mrd. USD teuren Komplex vorgestellt, dessen Produktion 2030 anlaufen soll und der 40 % der DRAM-Produktion des Unternehmens in den USA abdecken soll.- Culpium berichtete, dass Apple angesichts der steigenden Nachfrage nach KI-Beschleunigern verstärkt um die Kapazitäten des führenden Chipherstellers TSMC konkurriert, wobei Nvidia in einigen Quartalen möglicherweise die Wafer-Käufe anführen wird.- Reuters berichtete, dass ASML angesichts der Halbleiter-Rallye nach der Bekanntgabe der Investitionsprognose von TSMC kurzzeitig eine Marktkapitalisierung von 500 Mrd. US-Dollar erreichte.Glossar:EUV – Extrem-Ultraviolett-Lithografie mit 13,5 nm Licht für fortschrittliche Strukturierung.High-NA – EUV-Optik mit hoher numerischer Apertur (0,55 NA), die eine feinere Abbildung und weniger Multi-Patterning-Schritte auf kritischen Schichten ermöglicht.N2 – TSMCs 2-nm-Klasse-Gate-All-Around-Nanosheet-Prozessknoten.N2P – Leistungsgesteigerte Variante von N2, geplant für das zweite Halbjahr 2026.A16 – TSMC-Knoten mit Super Power Rail (Stromversorgung auf der Rückseite), dessen Serienproduktion für das zweite Halbjahr 2026 geplant ist.Scanner-Stunden – Eine praktische Kapazitätskennzahl: nutzbare Zeit auf Lithografie-Werkzeugen nach Betriebszeit- und Ausbeutebeschränkungen.Reinraum – Ultra-kontrollierter Fertigungsraum, dessen Bau, Versorgung und Personalausstattung häufig das Expansionstempo begrenzen.Maskenherstellung – Herstellung von Retikeln für die Lithografie; ein häufiger Engpass bei EUV-Ramp-ups.HBM – High Bandwidth Memory; gestapelte DRAMs, die mit KI-Beschleunigern verwendet werden und die Nachfrage nach fortschrittlicher DRAM-Kapazität ankurbeln.Fortschrittliche Verpackung – 2,5D/3D-Integrationstechniken, die Logik und Speicher verbinden und erhebliche Investitionen und Entwicklungsaufwand erfordern.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

„3 Nanometer.“ „2 Nanometer.“ „18A.“ Diese Bezeichnungen klingen wie einfache Größenangaben, sind jedoch eigentlich Namen von Produktfamilien, die Transistorarchitektur, Stromversorgung, Designregeln und Fertigungsreife bündeln. In dieser Folge wird erklärt, was ein Knotenpunkt in der EUV-Ära tatsächlich bedeutet, warum die Knotenpunkte von Intel/TSMC/Samsung nicht übereinstimmen und wie die Wirtschaft moderne Chips zu Varianten, Chiplets und fortschrittlichen Verpackungen drängt.Wichtige Erkenntnisse- Ein Knotenname ist eine Marke, kein Maßstab; die Nanometer-Bezeichnung ist keine einzelne physikalische Dimension.- Der Vergleich von Knoten verschiedener Unternehmen allein anhand des Namens ist irreführend; vergleichen Sie stattdessen Leistungsmerkmale wie Transistortyp, Stromversorgung und Rampenreife.- TSMC positioniert N2 als seinen ersten Nanosheet-Knoten (Gate-All-Around) mit Serienproduktion ab Ende 2025, und A16 fügt ein Backside-Power-Konzept (SPR) hinzu.- Samsungs SF3 ist ein GAA-plus-EUV-Knoten, und Samsung hat einen stufenweisen SF2-Ramp-Plan veröffentlicht (zuerst Mobilgeräte, dann HPC und Automobil).- Intel 4 ist Intels erster Produktionsknoten, der EUV verwendet, und Intel 18A kombiniert RibbonFET (GAA) mit PowerVia (Backside Power) mit einem erklärten HVM-Ziel für das zweite Halbjahr 2025.- DRAM-„Knoten“ (1z, 1-alpha, 1-beta, 1-gamma, 1anm) sind Generationen der 10-Nanometer-Klasse, die nicht mit den Nanometer-Bezeichnungen der Logik vergleichbar sind; EUV wird selektiv und zunehmend hinzugefügt.- Bei der NAND-Skalierung geht es in erster Linie um die vertikale Schichtanzahl; mehr Schichten erhöhen die Komplexität beim Ätzen und bei der Ausbeute, verbessern aber die Bits pro Wafer.- Die Wirtschaftlichkeit von EUV und High-NA EUV ist entscheidend: Werkzeugkosten, Energiebedarf der Fabrik und Ausbeuterisiken bestimmen, welche Produkte zuerst auf den Markt kommen und warum Chiplets und Verpackungen weiter wachsen.Glossar- Node: Bezeichnung für eine Fertigungsgeneration einer Plattform (Regeln, Geräte, Verbindungen, Bibliotheken, Reife), keine tatsächliche Strukturgröße.- PPA: Power, Performance, Area (Leistung, Performance, Fläche) – eine Abkürzung, die Foundries verwenden, um erwartete Verbesserungen des Knotens zusammenzufassen.- FinFET: Ein Transistor mit einem finnenförmigen Kanal und einem Gate, das mehrere Seiten umschließt.- Gate-all-around (GAA): Ein Transistor, bei dem das Gate den Kanal vollständiger umschließt (oft als Nanosheets/Nanobänder implementiert).- Nanosheet/Nanoribbon: Eine GAA-Bauform, bei der gestapelte dünne Kanäle zur Verbesserung der elektrostatischen Steuerung verwendet werden.- Backside Power Delivery: Stromversorgung von der Rückseite des Wafers, um die Überlastung der Stromversorgung auf der Vorderseite zu reduzieren und die Stromintegrität zu verbessern.- EUV: Extreme Ultraviolet Lithography (Extrem-Ultraviolett-Lithografie); wird zur Strukturierung sehr kleiner Merkmale verwendet, ist jedoch kapital- und energieintensiv.- HVM: High-Volume Manufacturing (Großserienfertigung); die Phase, in der ein Knoten in großem Maßstab mit stabilen Erträgen produziert wird.- DRAM: Dynamic Random Access Memory (dynamischer Direktzugriffsspeicher); die Skalierung wird durch die sich wiederholende Zelle und die Integration von Kondensator/Zugriffsvorrichtung eingeschränkt.- NAND: Non-Volatile Flash Memory (nichtflüchtiger Flash-Speicher); die Skalierung erfolgt weitgehend vertikal (mehr Schichten) und wird durch Tiefätzen, Abscheidung und Ertrag eingeschränkt.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

In dieser Woche dreht sich bei EUV alles um Signale, nicht um Lieferungen: Intel knüpft seinen 18A-Knoten an eine Mainstream-Einführung auf der CES, ASML weist ein Gerücht zur Cybersicherheit zurück und imec sieht 2026 als Wettlauf um die Verkürzung von Lernzyklen. Da sich TSMC vor der Veröffentlichung seiner Geschäftszahlen in einer ruhigen Phase befindet, handelt die Branche vorübergehend auf der Grundlage von Schlussfolgerungen – und das macht die EUV-Kapazität und die High-NA-Bereitschaft zum eigentlichen Subtext.Wichtige Erkenntnisse:- Intel positionierte Panther Lake / Core Ultra Series 3 als eine weit verbreitete KI-PC-Plattform auf Basis von 18A, ein Test für die Reife der Massenproduktion.- Die Ankündigung des CEO, „groß in 14A einzusteigen”, signalisiert weiterhin Ambitionen im Bereich der Knoten und hält die Planung des EUV-Ökosystems aktiv.- ASML erklärte, dass Behauptungen in den sozialen Medien über eine Datenpanne nicht wahr seien, und unterstrich damit die Sicherheitsvorkehrungen rund um die strategische Lithografie-Infrastruktur.- In den letzten Tagen gab es keine Ankündigungen zu größeren neuen Lieferungen von EUV-Scannern.- Die Ruhephase von TSMC vor der Bekanntgabe der Geschäftszahlen am 15. Januar schränkt die Details der kurzfristigen öffentlichen Roadmap ein, sodass einige Nachfragesignale weiterhin indirekt bleiben.- Die Strategie von Imec für 2026 legt den Schwerpunkt auf XTCO und verbindet den Fortschritt bei EUV ausdrücklich mit einem schnelleren End-to-End-Lernen in den Bereichen Rechenleistung, Speicher, Verpackung und Verbindung.- Imec gibt bekannt, dass 2026 in Leuven ein High-NA-Scanner der nächsten Generation installiert werden soll, wodurch die Lernkapazität des Ökosystems für echte Wafer erweitert wird.- Im Jahr 2026 bedeutet „Geschwindigkeit” bei EUV zunehmend das Lernen pro Quartal und nicht mehr nur Wafer pro Stunde.Glossar:EUV – Extrem-Ultraviolett-Lithografie mit Licht einer Wellenlänge von ~13,5 nm für modernste Strukturierung.High-NA – EUV-Optik mit hoher numerischer Apertur, die eine präzisere Abbildung für kleinere Abstände ermöglicht.18A – Intel-Prozessknoten-Markenname für eine führende Fertigungsgeneration.XTCO – Technologieübergreifende Co-Optimierung; gemeinsame Optimierung von Bauelementen, Verbindungen, Gehäusen, Stromversorgung und Thermik.Edge Placement Error – Kombinierte Unsicherheit bei der Musterplatzierung, die die Ausbeute und Leistung bei kleinen Geometrien beeinflusst.Stochastische Defekte – Zufällige, durch Schrotrauschen verursachte Musterungsfehler, die bei extremen Abständen deutlicher sichtbar werden.Overlay – Ausrichtungsgenauigkeit zwischen aufeinanderfolgenden Lithografieschichten.OPC – Optische Proximity-Korrektur; rechnerische Musteranpassungen, um die gewünschten Formen auf den Wafer zu drucken.Pellicle – Dünne Membran, die EUV-Masken vor Partikeln schützt und gleichzeitig einer hohen Belichtungsleistung standhält.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Transistoren sind die „Schalter“ in jedem modernen Prozessor, aber sie sind nicht nur winzige Ein-/Aus-Tasten. In dieser Folge entwickeln wir ein Verständnis dafür, wie MOSFET-Transistoren funktionieren und warum EUV-Lithografie wichtig ist, obwohl sie die grundlegende Physik des Transistors nicht verändert. Anschließend geben wir einen kurzen Überblick über den technologischen Wandel von FinFETs zu Gate-All-Around-Nanosheet-Bauelementen und werfen einen Blick auf die Zukunft.Key Takeaways- Ein MOSFET steuert den Stromfluss, indem er mithilfe eines elektrischen Gate-Feldes einen dünnen leitfähigen Kanal zwischen Source und Drain erzeugt oder entfernt.- „Aus“ ist nie wirklich aus: Subthreshold-Leckströme sind unvermeidbar und lassen sich mit schrumpfenden Bauelementen immer schwerer unterdrücken.- Leistung und Energie werden zunehmend durch Kapazitäten, Kontaktwiderstände und Verbindungen begrenzt, nicht nur durch den Kanal selbst.- Die EUV-Lithografie verwendet 13,5 nm Licht, reflektierende Optik und Vakuum und ermöglicht so eine präzise Strukturierung für fortschrittliche Knoten.- EUV führt zu stochastischer Variabilität (Zufälligkeit), die sich in Form von Rauheit und gelegentlichen Strukturfehlern bei winzigen Abmessungen zeigt.- FinFETs umschließen das Gate an drei Seiten einer Finne und ermöglichen so eine bessere Steuerung als planare Transistoren.- Gate-all-around-Nanosheet-Transistoren umschließen das Gate vollständig um den Kanal, verbessern die Elektrostatik und bieten eine flexible Ansteuerungsstärke.- Die Spitzentechnologie konvergiert zu GAA plus verbesserter Stromversorgung (einschließlich Rückseitenkonzepten) plus fortschrittlicheren EUV-Werkzeugen (High-NA), wo dies sinnvoll ist.Glossar- Transistor: Ein Bauteil, das den Stromfluss steuert; in Logikchips fungiert es als Schalter.- MOSFET: Ein Transistor, bei dem ein elektrisches Gate-Feld einen Kanal durch ein isolierendes Dielektrikum moduliert.- Gate / Source / Drain: Der Steueranschluss (Gate) und die beiden Anschlüsse, zwischen denen Strom fließt (Source und Drain).- Kanal (Inversionsschicht): Der dünne leitfähige Bereich unter dem Gate, der den Stromfluss ermöglicht.- FinFET: Ein 3D-MOSFET, bei dem das Gate eine Siliziumfinne an drei Seiten umgibt, um die Steuerung zu verbessern.- GAA/Nanosheet: Gate-All-Around-Transistor, bei dem das Gate dünne Siliziumschichten umgibt, die den Kanal bilden.- EUV-Lithografie: Strukturierung mit 13,5 nm Licht unter Verwendung reflektierender Optik im Vakuum, um sehr kleine Strukturen zu drucken.- High-NA EUV: Eine neuere EUV-Generation mit höherer numerischer Apertur (0,55) für bessere Auflösung und Kontrast.- Stromversorgung auf der Rückseite: Stromführung auf der Rückseite des Wafers, um Überlastung und Stromabfall in der Verdrahtung auf der Vorderseite zu reduzieren.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Willkommen bei EUV im Fokus Diese Woche beleuchten wir erneut die Halbleiter Branche und aktuelle Entwicklungen im Bereich EUV Lithografie. Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

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Der Integrierte Schaltkreis (IC), auch Microchip genannt, ist eine kompakte Einheit elektronischer Schaltungen (Transistoren, Widerstände), die auf einem dünnen Halbleiterstück, meist Silizium, gefertigt wird. ICs sind viel kleiner, schneller und kosteneffizienter als diskrete Baugruppen und revolutionierten die moderne Technologie. Die Entwicklung begann 1958 mit Jack Kilby, der das erste funktionierende Beispiel demonstrierte. Robert Noyce entwickelte 1959 den ersten praktischen monolithischen Silizium-IC. Heutige Chips nutzen Very-Large-Scale Integration (VLSI) und enthalten Milliarden von Transistoren.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

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Der CO2-Laser, erfunden im Jahr 1964, zählt zu den nützlichsten und leistungsstärksten kontinuierlichen Gaslasern und strahlt im Infrarotbereich (Wellenlängen um 9,6 und 10,6 µm). Er wird traditionell in der Industrie zum Schneiden, Schweißen und Gravieren sowie in der Chirurgie für Weichgewebe eingesetzt. Aktuell spielt der CO2-Laser eine entscheidende Rolle in der EUV-Lithografie zur Fertigung modernster Mikrochips. Der TRUMPF Laser Amplifier ist ein gepulstes CO2-Lasersystem, das 50.000 Zinntropfen pro Sekunde in einer Vakuumkammer beschießt. Dieser Prozess erzeugt ein intensives Plasma, welches die Extrem Ultraviolett-Strahlung (EUV) mit einer Wellenlänge von 13,5 Nanometern emittiert. Komponenten wie das High Power Seed Module (HPSM) sind dabei essenziell, um die Pulse optimal zu formen und die kommerzielle Nutzbarkeit der EUV-Technologie sicherzustellen. ASML zeichnete TRUMPF kürzlich für einen neuen EUV-Hochenergielaser aus, der ab 2026 in Serie gehen soll und zur Steigerung der Verfügbarkeit, Leistung sowie zur Reduzierung des Energieverbrauchs beiträgt.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

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In dieser Podcast-Episode sprechen wir über die Numerische Apertur (NA) in der EUV-Lithografie – den vielleicht wichtigsten Hebel für Auflösung und Strukturgröße auf modernen Chips. Wir erklären, was NA physikalisch bedeutet, wie sie Auflösung und Tiefenschärfe beeinflusst und warum der Sprung von „Low-NA“ zu „High-NA“ ein Gamechanger für künftige Technologieknoten ist. Außerdem beleuchten wir, welche Auswirkungen höhere NA auf Scanner-Design, Prozessfenster und Kosten pro Wafer hat – und warum das die Strategien von Herstellern wie ASML, Intel und TSMC direkt mitbestimmt.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

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Willkommen bei EUV im Fokus. Diese Woche beleuchten wir erneut die Halbleiter Branche und aktuelle Entwicklungen im Bereich EUV Lithografie. Die KI treibt den Halbleiter-Boom an. ASML meldete 7,5 Mrd. € Umsatz im 3. Quartal 2025, unterstützt durch 3,6 Mrd. € EUV-Bestellungen. Das Hauptthema: High-NA EUV erreicht die Fertigung. SK hynix und ASML installierten das erste kommerzielle Twinscan NXE:5200B für Next-Gen-DRAM in Südkorea. High-NA ermöglicht 8nm-Auflösung und ersetzt mehrfaches Patterning, obwohl die Scanner extrem kapitalintensiv sind (über 300 Mio. USD). Samsung investiert ebenfalls in High-NA EUV für die 2nm-FertigungDieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Die EUV-Lithografie (EUVL) ist die Schlüsseltechnologie zur Fortsetzung der Chip-Miniaturisierung. Sie verwendet extrem kurzwelliges Licht (13,5 nm) zur Belichtung feinster Strukturen. Dieses hochentwickelte Verfahren ist das Ergebnis einer engen Kooperation zwischen ASML (Systeme), ZEISS (Optik) und TRUMPF (Laser). TRUMPF-Hochleistungslaser erzeugen 50.000-mal pro Sekunde Plasma aus Zinntropfen, welches das EUV-Licht emittiert. Da EUV-Strahlung von Luft absorbiert wird, läuft der gesamte Prozess im Vakuum mit Hilfe ultrapräziser Multilayer-Spiegel. ASML ist der einzige Hersteller und ermöglicht die Fertigung für 3 nm-Knoten. Zukünftige High-NA-Systeme (0,55 NA) sollen 2 nm-Knoten realisieren. Dieser Beitrag wurde mithilfe von KI erstellt. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.

Willkommen bei EUV im Fokus. Diese Woche beleuchten wir Halbleiter, den AI-Speicher-Boom und High-NA-Strategien. ASML meldete Nettoumsätze von 7,5 Mrd. € und eine beschleunigte Nachfrage nach EUV-Systemen, angetrieben durch KI-Rechenzentren. SK hynix, Samsung und Micron erleben einen echten Memory Super Cycle mit ausverkauften HBM-Kapazitäten und stark steigenden DRAM-Preisen. Wir betrachten auch TSMCs EUV Dynamic Energy Saving Program, das den Stromverbrauch um etwa 44 Prozent reduziert. Im High-NA-Wettlauf verfolgen Intel, TSMC und Samsung unterschiedliche strategische Pfade für die kritischen Logik-Knoten. HBM und fortschrittliches DRAM generieren derzeit einen Großteil der KI-Gewinne; EUV bleibt der Engpass für Spitzenkapazitäten. Dieser Beitrag wurde mithilfe von KI erstellt. KI kann Fehler machen. Bitte überprüfen Sie die Informationen, wenn Sie sie als Grundlage für Ihre Entscheidungsfindung verwenden möchten.